一個SystemVerilog測試程序需要包含幾個要素（）。 - 播寶寶

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題目：一個SystemVerilog測試程序需要包含幾個要素（）。

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一個SystemVerilog測試程序需要包含幾個要素（）。

A.待測模塊

B.時鐘信號

C.激勵信號

D.輸出響應

正確答案：待測模塊；激勵信號；輸出響應

關鍵字：智慧樹

相關試題

1.logic類型的變量會被綜合為（）電路。 2.阻塞賦值主要用於實現組合邏輯電路，非阻塞賦值主要用於實現時序邏輯電路。 3.在SystemVerilog過程塊中可以對模塊進行實例化聲明。 4.一個 4 位寄存器可以構成最長計數器的長度是（）。 5.內存若為16MB，則表示其容量為（）KB。

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