verilogHDL程序中，模塊的輸入/輸出信號類型如果缺省，默認為wire型。（） - 播寶寶

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題目：verilogHDL程序中，模塊的輸入/輸出信號類型如果缺省，默認為wire型。（）

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verilogHDL程序中，模塊的輸入/輸出信號類型如果缺省，默認為wire型。（）

A.正確

B.錯誤

正確答案：正確

關鍵字：智慧樹

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1.下面程序中元件例化語句中模塊元件名分別是XOR2、and；，例化元件名分別是（）、（）。。 2.verilogHDL中 reg[n-1：0] mema；與 reg mema [n-1：0] ；兩個語句是相同的，都是定義瞭reg型變量mema。 3.隨機存儲器RAM含義是在工作時具有（）功能。 4.存儲容量為8K*8的ROM，有（）位輸入地址。 5.對於T觸發器，若現態Q=1，欲使次態Q*=1，應使輸入T=（）。

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