在verilogHDL中，整常數有三種表示方式，表達成197的方式，則默認這是一個十進制數，默認位寬是（）位。 - 播寶寶

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題目：在verilogHDL中，整常數有三種表示方式，表達成197的方式，則默認這是一個十進制數，默認位寬是（）位。

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在verilogHDL中，整常數有三種表示方式，表達成197的方式，則默認這是一個十進制數，默認位寬是（）位。

A.8

B.4

C.32

正確答案：32

關鍵字：智慧樹

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1.if（表達式）與 if（表達式= = 1），表達含義一樣，前者是後者的簡寫。 2.若一個源文件中有多個模塊，則其中隻能有一個頂層模塊，且其名與文件同名，其它的為子模塊。（） 3.verilogHDL程序中，模塊的輸入/輸出信號類型如果缺省，默認為wire型。（） 4.下面程序中元件例化語句中模塊元件名分別是XOR2、and；，例化元件名分別是（）、（）。。 5.verilogHDL中 reg[n-1：0] mema；與 reg mema [n-1：0] ；兩個語句是相同的，都是定義瞭reg型變量mema。

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